IBM-도쿄일렉트론, 3D 적층 칩 제조 단순화 공정 개발

[아이뉴스24 김혜경 기자] IBM이 3D 적층 기술을 활용한 반도체 칩 공정 기술 개발에 나섰다.

IBM은 반도체 장비 기업 도쿄일렉트론(TEL)과 300mm 실리콘 웨이퍼에 3D 적층 기술을 적용할 수 있는 공정을 개발했다고 1일 발표했다.

칩 적층 방식은 현재 고대역폭 메모리 생산 등 하이엔드 오퍼레이션에만 적용되고 있다. 특정 부피에 포함될 수 있는 트랜지스터의 수를 늘릴 수 있다는 장점으로 인해 잠재성이 큰 기술로 주목받은 바 있다.

해당 방식을 적용하기 위해선 실리콘 레이어 간 수직적 연결이 필요하다. 실리콘 웨이퍼의 후면을 얇게 만들 수 있어야 하는데 이같은 칩 스택(stack)을 구성하는 레이어 굵기는 100마이크론으로 깨지기 쉽다는 점이 문제다.

일반적인 공정 과정에서는 유리로 만들어진 캐리어 웨어퍼에 실리콘 웨이퍼를 일시적으로 부착한 후 웨이퍼가 완성되면 자외선 레이저를 이용해 두 개의 웨이퍼를 분리한다. 분리 과정에서 결함이나 수율 손실이 발생할 가능성이 높아진다.

IBM과 TEL은 2018년부터 관련 연구 개발을 진행해왔다. 기본적인 실리콘 웨이퍼를 캐리어 웨이퍼로 사용하고 웨이퍼 분리 과정에는 적외선 레이저를 이용한다는 점이 골자다. 양사는 이번 협업을 통해 개발한 공정이 반도체 칩 공급난 해소에 도움이 될 것으로 기대하고 있다.

IBM 관계자는 "300mm 크기의 실리콘 웨이퍼로는 세계 최초로 해당 공정을 구현한 것"이라며 "3D 칩 적층 방식이 전체 반도체 제조 공정에도 적용될 수 있도록 베타 시스템 시뮬레이션을 실시할 예정"이라고 말했다.