삼성전자, 세계 최소 수준 42nm 3D 적층 트랜지스터 구현

[아이뉴스24 권서아 기자] 삼성전자가 업계 최초로 세계 최소 수준인 42나노미터(nm)급 3차원(3D) 적층 트랜지스터를 구현했다.

삼성전자 반도체연구소 로직 TD팀은 최근 미국에서 열린 '2026 VLSI 심포지엄'에서 게이트 피치 42nm 수준의 3D 적층 전계효과트랜지스터(3D Stacked FET) 구현 성과를 발표했다고 17일 밝혔다.

해당 논문은 전 세계에서 제출된 1000여편 이상의 논문 가운데 최고 평가를 받아 '베스트 페이퍼(Best Paper)'로 선정됐다.

이번 연구의 핵심은 평면 위에 배치하던 트랜지스터를 수직으로 쌓아 집적도를 높인 것이다. 기존 로직 반도체는 트랜지스터 간격을 줄이는 방식으로 성능을 개선해 왔지만, 소자 간 절연막이 지나치게 얇아질 경우 전기 간섭이 발생하는 한계가 있었다.

삼성전자는 상·하부 트랜지스터를 적층하는 구조를 적용해 같은 면적에 더 많은 소자를 집적할 수 있도록 했다. 수평 방향 절연막 두께 제약에서 벗어나 이론적으로는 집적도를 2배까지 높일 수 있다는 설명이다.

특히 업계 최소 기록인 48nm보다 더 미세한 42nm 게이트 피치를 구현했다. 상·하부 트랜지스터의 나노시트 채널도 각각 3단(3/3단)으로 쌓았으며, 위아래 소자를 수직으로 직접 연결하는 RBC(RX Bounded Contact) 구조도 세계 최초로 적용했다.

RBC는 기존 우회 연결 방식보다 훨씬 깊고 좁은 공간을 식각한 뒤 금속으로 채워야 하는 고난도 공정이다. 연구팀은 수차례 공정 변경 끝에 해당 기술 구현에 성공했다.

이번 연구는 V낸드(V-NAND)와 고대역폭메모리(HBM)에서 활용되던 수직 적층 개념을 로직 반도체에 적용했다는 점에서 의미가 크다.

AI 서버와 고성능컴퓨팅(HPC)용 반도체의 연산 수요가 급증하는 상황에서 동일 면적당 성능을 크게 높일 수 있는 기술로 평가받는다.

황동훈 삼성전자 반도체연구소 수석연구원은 "수직 적층 구조를 적용하면 같은 면적 안에 들어가는 트랜지스터 수가 두 배로 늘어난다"며 "전력 효율은 2배, 성능은 최대 100% 향상되는 효과를 기대할 수 있다"고 말했다.